Проблемы реализации высокоскоростных каналов оперативной памяти DDR4 в российском многоядерном микропроцессоре нового поколения
Аннотация
Решение проблемы совместимости новых отечественных разработок с передовыми стандартами, постоянно осваиваемыми и используемыми в мировой микроэлектронной индустрии, требует основательной работы по анализу и оптимизации системной среды их внедрения. В статье приводятся результаты исследований работы канала оперативной памяти DDR4 нового микропроцессора «Эльбрус-8СВ». Основной проблемой явилась существенно меньшая, чем расчетная, скорость передачи данных по каналу. В связи с этим был реализован и внедрен в эксплуатацию метод исследования функционирования канала, основанный на формировании аналогов глазковых диаграмм, позволяющих судить об области работоспособности и устанавливать оптимальные настройки. Исследования, проведенные с использованием данного метода, позволили установить причины неудовлетворительных показателей работы канала и объективно оценить конструкторские решения, принятые при разработке. После учета этих результатов и внесения изменений в кристалл и коммутационную плату корпуса микропроцессора была выпущена усовершенствованная версия микропроцессора, в которой удалось достичь расчетной скорости передачи данных по каналу оперативной памяти.
Об авторах
И. Е. БилялетдиновРоссия
Билялетдинов Илья Евгеньевич, аспирант, РТУ МИРЭА, инженер-программист, ПАО «Институт электронных управляющих машин им И. С. Брука»
119334, Москва, ул. Вавилова, д. 24
Л. С. Тимин
Россия
Тимин Леонид Сергеевич, начальник сектора
119334, Москва, ул. Вавилова, д. 24
Список литературы
1. Foster G. Anatomy of an Eye Diagram – a Primer. SyntheSys Research, Inc., 2004, 9 p.
2. Билялетдинов И. Е., Ометов А. Е., Тимин Л. С. Оптимизация параметров высокоскоростных каналов процессора с целью повышения отказоустойчивости вычислительного комплекса // Вопросы радиоэлектроники. 2018. № 2. С. 87–92.
3. Wang L., Stroud C. E., Touba N. A. System-on-Chip Test Architectures: nanometer design for testability. Burlington, Morgan Kaufmann Publishers, 2008, 856 p.
4. Wang L., Wu Ch., Wen X. VLSI Test Principles and Architectures: Design for Testability. San Francisco, Morgan Kaufmann Publishers, 2006, 777 p.
5. IEEE Std 1149.1–2001: IEEE Standard Test Access Port and Boundary-Scan Architecture. New York, Institute of Electrical and Electronics Engineers, 2001, 208 p. [Электронный ресурс]. URL: http://fiona.dmcs.pl/~cmaj/JTAG/JTAG_IEEE-Std-1149.1–2001.pdf (дата обращения: 12.12.2019).
Для цитирования:
Билялетдинов И.Е., Тимин Л.С. Проблемы реализации высокоскоростных каналов оперативной памяти DDR4 в российском многоядерном микропроцессоре нового поколения. Радиопромышленность. 2020;30(1):30-36. https://doi.org/10.21778/2413-9599-2020-30-1-30-36
For citation:
Bilyaletdinov I.E., Timin L.S. Implementation problems of high-speed DDR4 channels in a new generation Russian multi-core microprocessor. Radio industry (Russia). 2020;30(1):30-36. (In Russ.) https://doi.org/10.21778/2413-9599-2020-30-1-30-36